Синхронная и асинхронная память

Синхронная и асинхронная память

Краткий обзор асинхронной памяти

Недостатки рассмотренной выше базовой динамической памяти RAM – низкие быстродействие и производительность – обусловлены принятой организацией обращения к памяти, основанной на использовании двух сигналов. Любой цикл обращения (чтения/записи) начинается после подачи стробов выборки адреса строки RAS# = 0 и столбца CAS# = 0 (рис. 10.5). Так как стробы поступают последовательно во времени, занесение данных в память при записи и появление их на выходной шине данных при считывании происходите задержкой, связанной с ожиданием появления стробов. Поэтому при разработке новых типов (серий микросхем) динамической памяти основные усилия были направлены на повышение ее быстродействия и производительности.

В асинхронной памяти все процессы инициируются стробами выборки адресов строк и столбцов (RAS# = 0 и CAS# = 0). Их завершение происходит через определенный для данной микросхемы временной интервал. В течение всего временного интервала шина памяти занята, причем значительная часть времени проходит в ожидании данных.

Память типа FPM DRAM. Одним из путей сокращения времени ожидания является страничная организация памяти, при которой память разбивается на страницы длиной от 512 байт до нескольких килобайтов. При обращении к ячейкам памяти в пределах страницы (из-за ограниченного ее объема) уменьшается количество состояний ожидания. Если нужная ячейка памяти находится вне текущей страницы, то добавляется одно состояние ожидания для выбора новой страницы. В динамической памяти FPM DRAM используется быстрый страничный режим (Fast Page Mode – FPM). Повышение производительности в этом режиме достигается благодаря исключению фазы выдачи адреса строки из всех последующих циклов обращения, кроме первого. Быстрый страничный режим обеспечивается контроллером динамической памяти и может быть реализован в микросхемах базовой памяти DRAM. Обычно в этом режиме производится обращение к четырем соседним ячейкам. Поэтому память FPM DRAM с временем доступа 60–70 нс в режиме быстрого страничного обмена при частоте системной шины 66 МГц способна обеспечить пакетный цикл чтения 5-3-3-4. Показатель производительности обычной памяти составляет 5-5-5-5, так как для каждого цикла передачи данных запоминающему устройству требуется одно и то же время ожидания. Дальнейшее повышение производительности памяти может быть достигнуто путем чередования банков.

Память типа EDO DRAM (Extended Data Output – память с расширенной выдачей данных). Основные особенности этого вида памяти по сравнению с FPM DRAM состоят в следующем:

  • • если линии ввода-вывода данных в памяти FPM DRAM отключаются от системной шины с появлением адреса следующего бита, то в памяти EDO DRAM они остаются подключенными до окончания ввода нового адреса и соответственно начала вывода следующего бита. Следовательно, память EDO позволяет одновременно считывать данные и задавать адрес следующих данных. Считывание выходных данных может производиться внешними схемами вплоть до появления следующего строба CAS = 0. Благодаря этому время цикла (длительность стробов CAS) внутри страницы для памяти со временем доступа 60 нс уменьшается на 10 единиц и составляет 25 нс, что соответствует показателю производительности 5-2-2-2;
  • • память EDO соцержит регистр-защелку выходных данных, который обеспечивает конвейеризацию работы и повышение производительности при чтении.

Память типа BEDO DRA М.Этотгиппамяти (Ви rst EDO – BEDO) является разновидностью EDO DRAM. В микросхемы BEDO помимо регистра-защелки выходных данных введен внутренний счетчик адреса столбцов для пакетного цикла. Это позволяет выставлять адрес столбца в начале пакетного цикла, а в последующих передачах с помощью стробов CAS только запрашивать очередные данные. В результате удлинения конвейера (регистр-защелка + счетчик) выходные данные дополнительно отстают на один такт сигнала CAS. Последующие данные появляются без тактов ожидания процессора.

Читайте также:  Как увидеть удаленные сообщения в ватсап

Все рассмотренные типы памяти (FPM, EDO, BEDO DRAM) для передачи данных из памяти в центральный процессор по современным высокочастотным системным шинам требуют подтверждения готовности. Если данные не готовы, то процессор вынужден осуществлять холостые циклы (Weitstate) в ожидании данных. Поэтому асинхронная память в настоящее время не используется. Ее вытеснила синхронная память DRAM, которая стала новым стандартом оперативной памяти персональных компьютеров.

SDRAM (англ. Synchronous Dynamic Random Access Memory — синхронная динамическая память с произвольным доступом) — тип запоминающего устройства, использующегося в компьютере и других цифровых устройствах в качестве ОЗУ.

В отличие от других типов DRAM, использовавших асинхронный обмен данными, ответ на поступивший в устройство управляющий сигнал возвращается не сразу, а лишь при получении следующего тактового сигнала. Тактовые сигналы позволяют организовать работу SDRAM в виде конечного автомата, исполняющего входящие команды. При этом входящие команды могут поступать в виде непрерывного потока, не дожидаясь, пока будет завершено выполнение предыдущих инструкций (конвейерная обработка): сразу после команды записи может поступить следующая команда, не ожидая, когда данные окажутся записаны. Поступление команды чтения приведёт к тому, что на выходе данные появятся спустя некоторое количество тактов — это время называется задержкой и является одной из важных характеристик данного типа устройств.

Циклы обновления выполняются сразу для целой строки, в отличие от предыдущих типов DRAM, обновлявших данные по внутреннему счётчику, используя способ обновления по команде CAS перед RAS.

Содержание

История использования [ править | править код ]

Массовый выпуск SDRAM начался в 1993 году. Первоначально этот тип памяти предлагался в качестве альтернативы для дорогой видеопамяти (VRAM), однако вскоре SDRAM завоевал популярность и стал применяться в качестве ОЗУ, постепенно вытесняя другие типы динамической памяти. Последовавшие затем технологии DDR позволили сделать SDRAM ещё эффективнее. За разработкой DDR SDRAM последовали стандарты DDR2 SDRAM, DDR3 SDRAM и DDR4 SDRAM.

SDR SDRAM [ править | править код ]

Первый стандарт SDRAM с появлением последующих стандартов стал именоваться SDR (Single Data Rate — в отличие от Double Data Rate). За один такт принималась одна управляющая команда и передавалось одно слово данных. Типичными тактовыми частотами были 66, 100 и 133 МГц. Микросхемы SDRAM выпускались с шинами данных различной ширины (обычно 4, 8 или 16 бит), но как правило, эти микросхемы входили в состав 168-контактного модуля DIMM, который позволял прочитать или записать 64 бита (в варианте без контроля чётности) или 72 бита (с контролем чётности) за один такт.

Использование шины данных в SDRAM оказалось осложнено задержкой в 2 или 3 такта между подачей сигнала чтения и появлением данных на шине данных, тогда как во время записи никакой задержки быть не должно. Потребовалась разработка достаточно сложного контроллера, который не позволял бы использовать шину данных для записи и для чтения в один и тот же момент времени.

Управляющие сигналы [ править | править код ]

Команды, управляющие модулем памяти SDR SDRAM, подаются на контакты модуля по 7 сигнальным линиям. По одной из них подается тактовый сигнал, передние (нарастающие) фронты которого задают моменты времени, в которые считываются команды управления с остальных 6 командных линий. Имена (в скобках — расшифровки имен) шести командных линий и описания команд приведены ниже:

  • CKE (clock enable) — при низком уровне сигнала блокируется подача тактового сигнала на микросхему. Команды не обрабатываются, состояние других командных линий игнорируется.
  • /CS (chip select) — при высоком уровне сигнала все прочие управляющие линии, кроме CKE, игнорируются. Действует как команда NOP (нет оператора).
  • DQM (data mask) — высокий уровень на этой линии запрещает чтение/запись данных. При одновременно поданной команде записи данные не записываются в DRAM. Присутствие этого сигнала в двух тактах, предшествующих циклу чтения, приводит к тому, что данные не считываются из памяти.
  • /RAS (row address strobe) — несмотря на название, это не строб, а всего лишь один командный бит. Вместе с /CAS и /WE кодирует одну из 8 команд.
  • /CAS (column address strobe) — несмотря на название, это не строб, а всего лишь один командный бит. Вместе с /RAS и /WE кодирует одну из 8 команд.
  • /WE (write enable) — Вместе с /RAS и /CAS кодирует одну из 8 команд.
Читайте также:  Слот для замка kensington что это такое

Устройства SDRAM внутренне разделены на 2 или 4 независимых банка памяти. Входы адреса первого и второго банка памяти (BA0 и BA1) определяют, какому банку предназначена текущая команда.

Существует как минимум три типа статической памяти: асинхронная (только что рассмотренная выше), синхронная и конвейерная. Все они практически ничем не отличаются от соответствующих им типов динамической памяти, поэтому, во избежание никому не нужного повторения ниже приведено лишь краткое их описание.

Асинхронная статическая память

Асинхронная статическая память работает независимо от контроллера и потому, контроллер не может быть уверен, что окончание цикла обмена совпадет с началом очередного тактового импульса. В результате, цикл обмена удлиняется по крайней мере на один такт, снижая тем самым эффективную производительность. "Благодаря" последнему обстоятельству, в настоящее время асинхронная память практически нигде не применяется (последними компьютерами, на которых она еще использовались в качестве кэша второго уровня, стали "трешки" — машины, построенные на базе процессора Intel 80386).

Синхронная статическая память

Синхронная статическая память выполняет все операции одновременно с тактовыми сигналами, в результате чего время доступа к ячейке укладывается в один-единственный такт. Именно на синхронной статической памяти реализуется кэш первого уровня современных процессоров.

Конвейерная статическая память

Конвейерная статическая память представляет собой синхронную статическую память, оснащенную специальными "защелками", удерживающими линии данных, что позволяет читать (записывать) содержимое одной ячейки параллельно с передачей адреса другой.

Так же, конвейерная память может обрабатывать несколько смежных ячеек за один рабочий цикл. Достаточно передать лишь адрес первой ячейки пакета, а адреса остальных микросхема вычислит самостоятельно, — только успевай подавать (забирать) записывание (считанные) данные!

За счет большей аппаратной сложности конвейерной памяти, время доступа к первой ячейке пакета увеличивается на один такт, однако, это практически не снижает производительности, т.к. все последующие ячейки пакета обрабатываются без задержек.

Микросхемы ОЗУ динамического типа и её регенерация;

Ячейки памяти в микросхеме DRAM – это конденсаторы, удерживающие заряды. Проблемы, связанные с памятью этого типа, вызваны тем, что она динамическая, т.е. должна постоянно регенерироваться, так как в противном случае электрические заряды в конденсаторах памяти будут “стекать”, и данные будут потеряны. Регенерация происходит, когда контроллер памяти системы берет крошечный перерыв и обращается ко всем строкам данных в микросхемах памяти. Большинство систем имеет контроллер памяти, который настроен на соответствующую промышленным стандартам частоту регенерации, равную 15 мкс.

Регенерация памяти, нагружает процессор, так как каждый цикл регенерации по длительности занимает несколько циклов центрального процессора. В старых компьютерах циклы регенерации могли занимать до 10% процессорного времени, но в современных системах, расходы на регенерацию составляют менее 1% процессорного времени. Некоторые системы позволяют изменить параметры регенерации с помощью программы установки параметров CMOS, но увеличение времени между циклами регенерации может привести к тому, что в некоторых ячейках памяти заряд “стечет”, а это вызовет сбой памяти.

Читайте также:  Как подключить принтер canon mf3010 к компьютеру

В устройствах DRAM для хранения одного бита используется только один транзистор и пара конденсаторов, поэтому они более вместительны, чем микросхемы других типов памяти. Транзистор для каждого однозарядного регистра DRAM использует для чтения состояния смежного конденсатора. Если конденсатор заряжен, в ячейке записана 1; если заряда нет – записан 0. Заряды в конденсаторах все время стекают, вот почему память должна постоянно регенерироваться. Даже мгновенное прерывание подачи питания или какой-нибудь сбой в циклах регенерации приведет к потере заряда в ячейке DRAM и к потере данных.

Накопитель занимает большую часть площади кристалла микросхем памяти, поэтому для увеличения их информационной емкости необходимо уменьшать размеры ЭП. Это достигается при использовании динамического способа хранения информации в виде заряда, накопленного на паразитной емкости. Обычно динамические ЭП реализуются на МДП-транзисторах, так как при этом обеспечивается достаточно длительное время хранения информации (приблизительно 10 миллисекунд) без ее регенерации.

Чтобы избежать потери информации из-за уменьшения с течением времени заряда емкости CЗ, производится его периодическая регенерация (восстановление).

В режиме регенерации сигналы выборки подаются на обе адресные линии АЛсч и АЛЗ. Сигналы, считанные с выхода каждого ЭП выборкой строки, через усилители-регенераторы подаются на их входы, и восстанавливают потенциал емкости до первоначальной величины. Так одновременно производится регенерация информации в одной из строк накопителя.

Для выполнения полной регенерации необходимо на адресные входы последовательно подать адреса всех строк. Для большинства микросхем регенерацию необходимо производить с частотой порядка десятков-сотен герц.

Д ОЗУ строится на основе полевых транзисторов и в качестве информационного признака использует наличие/отсутствие заряда.Достоинства Д ОЗУ:- простота изготовления;- миниатюризация;- низкое энергопотребление;Недостатки Д ОЗУ:- необходимость регенерации;- медленная работа.

Регенерация "по таймеру"

В состав МПС включается таймер регенерации, который каждые 2 мС формирует сигнал, блокирующий обращение МП к памяти и запускающий процедуру регенерации. Схема управления регенерацией включает в себя счетчик адреса регенерации, триггер регенерации и мультиплексор адреса.

Недостатком такого способа регенерации является значительная потеря времени на регенерацию — до нескольких процентов времени работы МПС, причем это время может возрастать с ростом объема памяти МПС. Таким образом, использование метода регенерации по таймеру снижает производительность МПС, т.к. при выполнении регенерации МП пребывает в состоянии ожидания.

Главным достоинством метода прозрачной регенерации является отсутствие простоев МП при регенерации ОЗУ, поскольку для регенерации выбираются такие моменты времени, когда МП не занимает системную шину. Однажды начав регенерацию, совсем не обязательно проводить ее полностью. Циклы регенерации могут чередоваться с процессорными циклами, главное, чтобы процесс регенерации накопителя завершился за время, не превышающее 2 мС. Многие МП формируют специальные сигналы, отмечающие занятость шины. Эти сигналы можно использовать для управления триггером регенерации. Если МП (например, i8080) не формирует сигнала занятости магистрали, то такой сигнал можно сформировать специальной внешней схемой

Понятие трёхшинной организации ЭВМ;

Архитектура с 3 шинами является наиболее общей для микропроцессорных систем. Шиной системы называют физическую группу линий передачи сигналов, имеющих схожие функции в рамках системы. Например, некоторая группа линий может использоваться для передачи сигналов адреса памяти. Эту группу линий можно назвать адресной шиной.

Ссылка на основную публикацию
Секреты работы в word
Все секреты Word. MicrosoftWord – одна из наиболее часто используемых программ. Все мы пользуемся этим приложением, зачастую даже не зная...
С чем связана четвертая информационная революция ответ
Первая информационная революция связана с изобретением письменности, что привело к гигантскому качественному скачку: появилась возможность фиксировать знания на материальном носителе,...
Рынок бытовой техники в россии 2018
По данным исследования "INFOLine Retail Russia ТOP-100. Итоги 2017 года. Тенденции 2018 года. Прогноз до 2020 года", подготовленного специалистами INFOLine,...
Секс во время соревнований
Воздерживаться или не воздерживаться – вот в чем вопрос Джоэл Сидман, кандидат наук Вот что вам нужно знать… Влияние секса...
Adblock detector